Intelの次世代技術について語ろう 88 [無断転載禁止]©2ch.net

**Socket774** · 2017/06/08(木) 23:44:42.68

Intelの次世代製品や、それに関連する技術についてのスレッドです。　　　　

■前スレ
Intelの次世代技術について語ろう 87
http://egg.2ch.net/test/read.cgi/jisaku/1491886925/

**Socket774** · 2017/06/24(土) 21:32:45.51

2018年か……ひとまずSkylake-SPの答え合せをしたいものだが

**Socket774** · 2017/06/24(土) 21:35:42.15

>>919
はいはい
EMIBを使ってHBM2を接続する例があるんだからさっさと消えてね

Stratix 10 DRAM SiP デバイス：FPGA と HBM2 ダイを 1 つのパッケージに
効率よく統合することで、高性能システムの帯域幅ボトルネックを解消
https://www.altera.co.jp/about/news_room/releases/2015/products/nr-dram-sip.html
https://www.altera.co.jp/content/dam/altera-www/global/ja_JP/images/corporate/news_room/releases/images/sip_dram_800.jpg

**Socket774** · 2017/06/24(土) 21:43:03.64

団子はソース無しの妄想で語る
それをバカが信じる
それを阻止するためにソースありで反論する
ソースありで反論した方を荒らし認定する(団子)

**,,・´∀｀・,,）っ-○○○** · 2017/06/24(土) 21:44:51.02

だからそれをHBMの下に一枚下駄噛ませてるって言ってるんだが
ハイエンドFPGAの世界は2010年代初頭時点のシリコンインターポーザすら「低コストなマルチダイソリューション」とか言ってるレベルだぞ

**Socket774** · 2017/06/24(土) 21:47:29.59

また、ソースなしの妄想で語る

**Socket774** · 2017/06/24(土) 21:48:40.55

そもそもHBM系のインターフェース用のPHYはベースチップの端に寄せてありますし
https://www.computerbase.de/2016-08/sk-hynix-samsung-hbm2-hbm3/
https://pics.computerbase.de/7/4/1/5/1/6-1080.880891557.png

**Socket774** · 2017/06/24(土) 21:55:07.38

そしてソースありで反論した方を荒らし認定する

**Socket774** · 2017/06/24(土) 21:56:27.76

見る側はバカだからソースありで反論した方が団子と同類だと言い出すw

**,,・´∀｀・,,）っ-○○○** · 2017/06/24(土) 21:58:03.21

Phy部分とPower Supply部分のバンプの間にマージンなんてないけどな
オーバーラップすると…

**Socket774** · 2017/06/24(土) 22:00:34.27

そもそも反論する側と団子とでは情報量が違うんだって
反論する側は団子みたいな妄想やAMD憎しじゃないからね
海外サイトからたくさんの情報を持ってるからね

**,,・´∀｀・,,）っ-○○○** · 2017/06/24(土) 22:00:44.37

ソースがあっても命令列を「データ」なんて主張するバカがいるし

**Socket774** · 2017/06/24(土) 22:01:59.82

>>928
知らなかったなら素直にごめんなさいすればいいのにね
それとも間違ったマイクロバンプを接続してしまうほどEMIBの信頼性は低いと主張したいのかな

**,,・´∀｀・,,）っ-○○○** · 2017/06/24(土) 22:05:18.85

とりあえず下駄なしでEMIBでダイレクトに接続してる図持ってきてよ
Alteraが示してる断面図にあるのはFPGAとトランシーバの接続図ばかりだ

**Socket774** · 2017/06/24(土) 22:08:03.03

>>932
>>919
> HBM*のマイクロバンプが配置されてるのはエッジじゃなくて裏面全体だ

これに対して明確に反証を示してるんだから必要ないだろ

**,,・´∀｀・,,）っ-○○○** · 2017/06/24(土) 22:08:39.34

>>931
Phyと電源ピンの間にマージンがないって言ってるだけだよ
言いたいことわからないなら何もいうことないよ

**Socket774** · 2017/06/24(土) 22:08:44.13

正確に言うとマイクロバンプは裏面全体にあるけど、EMIBで接続するようなインターフェースはエッジにあるということね

**Socket774** · 2017/06/24(土) 22:09:15.98

それより一般人は英語読めないから翻訳してやって載せて読めるようにしといた方がいいぞ
URL貼っても団子は読まないさ

**,,・´∀｀・,,）っ-○○○** · 2017/06/24(土) 22:09:56.97

>>933
Phy以外のピンはマイクロバンプじゃないとでも思ってるのか

**,,・´∀｀・,,）っ-○○○** · 2017/06/24(土) 22:13:47.26

話にならない

**Socket774** · 2017/06/24(土) 22:16:51.76

団子が言う下駄って何なんだろうね

https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01264-stratix10mx-devices-solve-memory-bandwidth-challenge.pdf
Altera FPGAの別の図入り

**Socket774** · 2017/06/24(土) 22:19:12.80

>>938
話にならないのはお前だよ

**Socket774** · 2017/06/24(土) 22:19:20.49

FPGAの資料はほとんど読んだことないけど、ちょっとだけ読み取れる

https://www.altera.com/content/dam/altera-www/global/en_US/pdfs/literature/wp/wp-01264-stratix10mx-devices-solve-memory-bandwidth-challenge.pdf

**Socket774** · 2017/06/24(土) 22:29:09.80

>>899
11年前すでに爆死してたなｗ
11年前やたら強気な発言してたけどｗ

インテル、「Itanium」での失敗を認める
--将来予想はあくまで強気
2006年03月27日 11時24分
https://japan.cnet.com/article/20099350/
Itaniumプロジェクトの取り組みを開始するとともに、
これを支援してきたIntelとHewlett-Packard（HP）は、
Itanium系列のチップで攻勢に出ようとし始めている。

新プロジェクトでは、2010年までにItanium技術と市場の発展のために
100億ドルが投じられる予定である。このうち半分はHPから拠出される。

**Socket774** · 2017/06/24(土) 22:56:19.59

IntelはPhiやFPGAとかのハイエンドはHBMに依存していくんだよな
NvidiaもTesla系で依存してる
結局AMDがHBMの歩留まりや生産性上げないと皆んな困ることになる

ただ、今のところ開発や普及が困難だから規格化して他者の協力を得ているけど、問題解決したら独占するかも知れない
開発費はGPUとAPU採用だけで十分回収できるから、IntelやNvidiaに採用させる意味もないし

**Socket774** · 2017/06/24(土) 23:04:46.86

IntelにはMCDRAMあるけど、PhiとFPGAの一部にしか使われないから、下手すりゃVega10よりも搭載数は少ないような気がする
HBMは開発が進んで低コスト化すればミドルGPUや上位APU、ゲーム機にも採用される可能性が高いから、MCDRAMよりも遥かに数は出せる
IntelはMCDRAMをどうしたいのかよく見えないな
Optaneやサンダーボルトもそうだけど、囲い込みすぎて使い勝手が悪く高コストで一般化する気が全くしない

**Socket774** · 2017/06/24(土) 23:27:03.64

独占ってSKに何の旨味もない話を飲ませるのは無理だろ。

**Socket774** · 2017/06/24(土) 23:37:10.51

売れないところが独占してもなぁ

**Socket774** · 2017/06/25(日) 00:41:23.44

そもそもSKはもっとHBM2の生産増やせっつの
Vegaが全然出せないのに

**Socket774** · 2017/06/25(日) 00:52:11.91

Skにとって重要なのは利益になるかどうかってこと
AMDだけでも十分な利益になるなら構わないだろう
それに、高性能化に必要な技術の全部か一部を囲い込めば、汎用的な規格で他社にライセンスされても優位性は保てる

事実、P100とV100では4スタックで16GB、Vega MI25やSSGでは2スタックで16GBと、1ランク上のものを使っている
AMDはNvidiaの一歩先の技術を使える立場にあるということの証明だろう

http://www.4gamer.net/games/208/G020859/20170516092/SS/020.jpg
V100 16GB 900GB/sということは、4スタックということ
ドヤ顔で発表しているけど、次世代でもNvidiaには使えないことは明らか

**Socket774** · 2017/06/25(日) 01:20:31.11

>>941
大方Figure7.のサブストレートのことでも下駄下駄言ってんだろｗ

**Socket774** · 2017/06/25(日) 01:40:18.50

シグナル用のマイクロバンプ密度と電源やテスト用のマイクロバンプ密度が異なることに気づいてなさそう

**Socket774** · 2017/06/25(日) 01:57:58.36

>>944
HBM-DRAMも、MCDRAMも1T-DRAMやeDRAMやGDDR-DRAMだとしても、それらはすべてDRAMなのは
間違いなく、インターフェース部分だけの性能変化となる。
HBMのような短距離接続メモリはDRAMのような超遅いメモリではなくSRAMクラスの
メモリを繋いでこそ性能がでる。
現状SRAMと同等か部分的に早いアクセスタイム(試作のみ)を出しているMRAMが候補になっている。
DRAMがCPUコア内部実装しコアと完全に隣接して遅延がほぼ無いとしても、SRAMの足元にも
及ばないその低速さではHBM2-DRAMとかHBM3-DRAMとか進化してもDRAMであるかぎり限界がある。
あとMRAMがDRAMの倍も電気食うとか言う奴がいるがリアルタイムで電源オフ可能なデバイス
なのでフルタイムで機能していないなら使われない極所単位で細かく電源オフできるだけ省エネ性能があがる
原理も学んだほうがいいDRAMでリアルタイムに電源切るとか不可能だし。
たとえDDR4インターフェースでMRAM実装したとしても、アクセス遅延が恐ろしく小さくできる(帯域は並列度なので別)

**Socket774** · 2017/06/25(日) 02:23:52.21

DRAMが優れているせいで中々新規メモリで代替できないのが現実だけどね
MRAMだって密度が低い代わりにCMOSプロセスと親和性の高いものはレイテンシが小さいけど、専用プロセスで密度を追求したものはDRAMよりレイテンシが大きい
密度もDRAMには勝てないしな

**Socket774** · 2017/06/25(日) 02:34:00.70

>>952
レイテンシではなくアクセスタイムが重要なのな。
貴方の言う専用プロセスはインターフェースでどうにでもなる類。
DRAMの性能のそれはバッファとパイプラインの性能であってDRAMのアクセス
タイムの性能ではないのは明白すぎる事実だから。

**Socket774** · 2017/06/25(日) 02:46:30.07

EMIBではサブストレート接続に使うC4バンプが130umピッチまでなのに対しμバンプは40umピッチまで

HBM2のJEDEC規格ではバンプのピッチは55umｘ96um
千鳥配置で密度を高めていて220列x60行
1～24行がI/0用、25～60行は電力供給/テスト用
ダイエリアとしては接続パッドは6.1ミリx3ミリ程度になる
チップ間の接続距離は各々の接続パッド中央から3～6mm

EMIBだとHBM2の1接続あたり最低40mm2程度のシリコンブリッジが必要になる計算

**Socket774** · 2017/06/25(日) 02:57:54.29

メモリのレイテンシや帯域はある程度内蔵キャッシュで緩和されるからあまり重要じゃないよ
HBM系の利点は、面積と消費電力と容量と圧倒的な帯域
最重要視されるのは帯域と容量だろう
いまのところDRAMを超えるほどコストパフォーマンスが高いものは存在しない

**Socket774** · 2017/06/25(日) 03:06:34.54

>>953
最新のMRAM研究成果でも50nsくらいはあるからね
Everspinのはもうちょっと小さかったかもしれないが、DRAMを圧倒するということはない

MRAMの開発は専用プロセスによる密度重視のものと、キャッシュ代替を意識した
CMOSプロセスと親和性が高い低密度高速向けのものとがある
両者とも目的が違って別物なのに、両方のいいとこ取りをして議論する人がいるから指摘しといた

**Socket774** · 2017/06/25(日) 03:30:47.90

その圧倒的帯域もGDDR6なら768GB/sとかなり差が縮まってきたがな

**Socket774** · 2017/06/25(日) 03:53:58.87

HBMはカタログスペック的には優秀なはずなのに、まだまだハイエンド領域での採用に留まってるのはもったいない
コスト下がらないのかなあ

Micronのポートフォリオは独自感ある
HMCとGDDRxと……なんかよくわからんけどNew Memoryってのが予告されてるのか

Micron 2017 Roadmap Detailed: 64-layer 3D NAND, GDDR6 Getting Closer, & CEO Retiring
http://www.anandtech.com/show/11100/micron-2017-analyst-conference-roadmap-updates-forecasts-and-ceo-retiring

**Socket774** · 2017/06/25(日) 04:10:09.47

じゃあ実装面積と消費電力とメモリ量はどうだ？
これで16GBなんだが
http://cdn.wccftech.com/wp-content/uploads/2017/01/AMD-Vega-GPU.jpg

**Socket774** · 2017/06/25(日) 04:30:30.62

そういえばLakeCrestが32GB@1TB/sだという噂だっけか。まだ高価なんだろうなあ

**Socket774** · 2017/06/25(日) 09:13:18.04

>>956
>最新のMRAM研究成果でも50nsくらいはあるからね
それ昔の話だろ、何年前の？研究成果？脳内ソースか？

>TDK、8MbitのSTT-MRAMで全ビットの3ns高速書き込みを確認
>http://pc.watch.impress.co.jp/docs/news/event/1006727.html
>256Mbitセルアレイの書き込みビット不良率マップ。縦軸は反平行(AP)状態から平行(P)状態へ
>磁化反転させたときの書き込みパルス幅、横軸は平行(P)状態から反平行(AP)状態へ磁化反転させたときの
>書き込みパルス幅。いずれも10nsと短いパルス幅で、不良率ゼロを達成している。
>IEDM 2016の論文資料から引用した
>http://pc.watch.impress.co.jp/img/pcw/docs/1038/781/html/photo008.jpg.html
>東芝とSK Hynix、4Gbit STT-MRAMをIEDMで発表アクセスタイム：30ns
>http://skymouse.hatenablog.com/entry/2016/12/12/164119
>在出荷されている製品で35nsだが、製造プロセスの微細化等により20ns程度まで高速化できる
>http://pc.watch.impress.co.jp/docs/2007/0807/hot499.htm
>実際 Motorola は 512 bitの低い集積度ではあるが、書き込み、読み出し共に10 ns 以下のアクセスタイムを実現している
>https://www.jpo.go.jp/shiryou/s_sonota/hyoujun_gijutsu/mram/gaiyou.pdf

**Socket774** · 2017/06/25(日) 09:16:12.25

>シリコンダイのレベルでは書き換えに必要な電流パルスの幅を前回の4.5nsから、今回は3nsに短縮した。
>MTJのレベルでは1nsを切る、750ps(ピコ秒、0.75ns)の電流パルスで磁化反転を確認した。
http://pc.watch.impress.co.jp/docs/news/event/1006727.html
>キャッシュを従来のSRAM技術から、STT-MRAM技術に置き換える。置き換えによって待機時消費電力の削減、
>記憶容量当たりのシリコンダイ面積の減少(製造コストの減少)、ソフトエラー耐性の向上、などが期待できる。

俺が書いたポエムではなく現実の記事だからな

**Socket774** · 2017/06/25(日) 09:44:02.04

だからさ、目的の違うものをごっちゃにして優れたところだけ比較するなと言ってるんだが
DRAMの代替をするなら密度も重要でしょうが
でも高速なMRAMの密度はDRAMに較べて一桁大きいのが現状

一方、DRAM代替を目指してる研究開発では、密度ではDRAMにはまだ及ばず速度もまだ優位性は無い
50nsってのは東芝・Hynixグループのレイテンシの値だよ
>>961でアクセスタイムが30nsと出てるが、それはアクセスタイムじゃなくて書き込み時の電流パルス幅の値な

**Socket774** · 2017/06/25(日) 09:44:51.58

書き間違えた

?でも高速なMRAMの密度はDRAMに較べて一桁大きいのが現状
○でも高速なMRAMの密度はDRAMに較べて一桁小さいのが現状

**Socket774** · 2017/06/25(日) 10:20:10.81

>>963
おまえソース全然読んで無いだろ、ドーパミンですぎている。
それなら0.75nsのパルスの磁気逆転はどう考えるんだよアホ

**Socket774** · 2017/06/25(日) 10:26:33.75

今後もCPUのL1/L2はSRAM

**Socket774** · 2017/06/25(日) 10:28:44.97

>>965
お前、何も理解してないな
用途の違うものを比べるなと言ってるんだが

TDKの研究成果はキャッシュ用途狙いで確かに高速だが、セル面積は50F2で90nmプロセス
一方、最新のDRAMは6F2で20nm程度
ビット密度が全然違うのは一目瞭然
とてもじゃないがDRAMを代替できるような技術ではない

**Socket774** · 2017/06/25(日) 10:29:33.07

と思ったらL2もMRAMに置き換える気でいるな
ほんまかいな

**Socket774** · 2017/06/25(日) 10:49:03.76

メモリ容量とコストでDRAM抜けないうちは代替にはならんだろう

**Socket774** · 2017/06/25(日) 10:51:17.14

キャッシュをMRAMに置き換えたCPUの試作品すら全く聞かない以上今後10年は何処も使う気はないということ

**Socket774** · 2017/06/25(日) 11:01:29.21

>>956 >ID:AJ0z8ZaL
>最新のMRAM研究成果でも50nsくらいはあるからね
この発言をソースみてまで突き通すって人格障害じゃね？
最新のMRAM研究成果
でも
50nsくらい

これ最後まで通せよ、そんなごまかしいってもだめだめ。
おまえが言ったんだぞ。

**Socket774** · 2017/06/25(日) 11:05:04.27

>実際 Motorola は 512 bitの低い集積度ではあるが、
>書き込み、読み出し共に10 ns 以下のアクセスタイムを実現している
>https://www.jpo.go.jp/shiryou/s_sonota/hyoujun_gijutsu/mram/gaiyou.pdf
ここには、ちゃんとパルス幅ではなく
「10 ns 以下のアクセスタイム」と表記されている、どうやってもこれを訂正する時点で頭おかしいわ。
アクセスタイムであってパルス幅ではない、そして最新の研究で５０ｎｓというソースすらない
データを最後まで突き通す愚かさ

**Socket774** · 2017/06/25(日) 11:31:51.07

異次元の技術が発見されるまではL2までSRAMでしょ

L3はいろいろ選択肢があると思う

**Socket774** · 2017/06/25(日) 11:33:14.49

>>967
>TDKの研究成果はキャッシュ用途狙いで確かに高速だが、
>セル面積は50F2で90nmプロセス
それはもう古い情報だろ

>メモリセル面積：従来のMRAM：50F2　→　新型MRAM：9F2（DRAM：8F2）
>ソースhttp://skymouse.hatenablog.com/entry/2016/12/12/164119
構造が簡単だからまだまだ小さくなれる。
さらに同時に多値化と3D積層も開発（試作実証）されている。
DRAMで3D化と多値化のニュースは検索しても１つもないが比較できんな

**Socket774** · 2017/06/25(日) 11:34:40.62

3D Xpointが既存のSSDより1000倍早かったらCPUよりも高速だわなw

**Socket774** · 2017/06/25(日) 11:37:24.52

>http://skymouse.hatenablog.com/entry/2016/12/12/164119
>アクセスタイム3.3nsの高速MRAM
こっちはパルス幅ではなくアクセスタイムと説明している。
65nm世代
>本メモリ回路は、3.3nsメモリアクセスというキャッシュメモリ用に十分な高速性能を
>有し、さらに、従来の混載メモリ（SRAM）と比較して消費電力を10分の1以下にできます。

**Socket774** · 2017/06/25(日) 11:42:29.40

>>975
3D Xpointに関しては
ワード単位アクセスで1000倍だとインテルが広告しているのは知っているが
ストレージのレコード単位のアクセスで1000倍とか貴方の妄想じゃね？
まあ感情的にはそういう風にしか思えないだろうけど。インテルの宣伝が酷い。
嘘ではなくミスリードさせただけな

**Socket774** · 2017/06/25(日) 12:26:58.42

MRAMはOptaneと同じ臭いがする
極一部で限定的に使われるだけで主流にはなれないという

**Socket774** · 2017/06/25(日) 12:29:14.38

1つ100万円のハイエンドFPGAに使える技術と、
1つ数十㌦～数百㌦クラスの製品に使える技術は違って当然

**Socket774** · 2017/06/25(日) 12:48:02.58

>>969
代替というのが全ての用途でDRAMがお役御免になることを指すなら
そりゃならないが、他のメモリが選ばれる用途は徐々に増えていくのでは。
SSDは全てのHDDをお役御免にしてはいないが
一定の用途では入れ替わった。容量でもコストでもHDDを抜いてないけど

**Socket774** · 2017/06/25(日) 13:08:22.08

高密度・大容量
低ビットコスト
高速
不揮発
長寿命
低消費電力
汎用のロジック用CMOSプロセスで作れる

すべてを満たしたメモリは現状存在しない
だから使い分けるしか無い

**Socket774** · 2017/06/25(日) 13:39:55.47

メインメモリとしてDRAM超えるのは当面存在しない
キャッシュとして使うにも何処も組み込んだCPUを試作すらしてない

**Socket774** · 2017/06/25(日) 13:39:56.57

ノートは低コスト高性能の福音だけど
デスクトップPCにとっては死刑宣告になりそうなお話やね

http://pc.watch.impress.co.jp/docs/column/nishikawa/1034594.html
http://www8.hp.com/jp/ja/hp-news/press-release.html?id=2379493

困難のが当たり前になるのかも

**Socket774** · 2017/06/25(日) 13:42:53.18

>>983
当たり前というか、それの行き着く先は、APU+HBMでチップセット要らずになるだろう

**Socket774** · 2017/06/25(日) 13:44:59.37

全部CPUに入ってたらマザボに載せるのはM.2スロットが２，３個と
ディスプレイ出力とUSB Type-Cｘ３くらいになるんだろうなと

究極のコスト削減ｒｙ

**Socket774** · 2017/06/25(日) 13:48:01.15

初めてNUCを見た時は全然違和感なかった
とはいえワークステーション的なのはそれなりに電力必要だから、どうかなあ

**Socket774** · 2017/06/25(日) 13:50:04.66

まあでもMacがXeon積む時代なのだから、ディスプレイに+α程度でも十分現実的なのか

**Socket774** · 2017/06/25(日) 13:50:55.69

>>971
http://pc.watch.impress.co.jp/img/pcw/docs/1043/478/html/photo001.jpg.html
Latency 50.5ns
ISSCC2017での発表だよ
IEDM2016では書き込みパルス幅が30nsと発表されてるわけだから、TDKのような
キャッシュ用途のMRAMと較べて明らかに遅いのは明白
ビット密度を高めるために、CMOSプロセスとは親和性のない専用プロセスで作られている

一方、TDKのようなキャッシュ用途狙いのものは高速だがビット密度が低い
高速でDRAMの代替を狙えるほどビット密度の高いMRAMは現在のところ存在しない

用途が違うもの同士の優れたところをだけを持ってきて論じるのは馬鹿だし止めろと言ってるんだ
もうこれ以上は言わんぞ

**Socket774** · 2017/06/25(日) 13:59:25.21

>>988
>用途が違うもの同士の優れたところをだけを持ってきて論じるのは馬鹿だし
マジでブーメランじゃないかｗ試作品のそれで製品のように思い込みしている貴方ｗ
その記事だけしかみていない情弱なのに思い込み酷いな。
そもそも試作段階のそれで優れた部分とか関係ないだろ、動作検証以外の
最適化などされているわけねぇだろ
おまえが出したソースが9F2なのになんで発言がファビョるの？
>セル面積は50F2で90nmプロセス
おまえの発言じゃないのか？
そもそも90nmプロセスといまのそれを比較している時点で無理があるだろ
DRAMと違ってコンデンサ容量を確保しなければいけなく製造ルール下げる
限界があるのとはまったく違うことすら理解できていないようだな。
90nmの時点で4Gbitも出せているのが凄いとか思えないほどアホ？
馬鹿じゃなくてアホだったｗ

**Socket774** · 2017/06/25(日) 14:04:47.53

>>989
90nmで50F2は>>961でお前が出した
http://pc.watch.impress.co.jp/docs/news/event/1006727.html
TDKのキャッシュ用途MRAMの話だぞ

東芝・Hynixの4Gbitは30nm程度と推測されている
頭を整理してからレスしてくれ

**Socket774** · 2017/06/25(日) 14:20:37.61

>>990
そのＵＲＬにはお前が言う内容が書いて無い、反省したら？
そしてLPDDR2の規格で出している時点は話ずれすぎ、Dimmモジュールの応答速度だして意味ねーよ。
DimmモジュールやらICなどでアクセスタイムは大きくかわる、
たとえばお前が早いと思い込んでいるSRAMだって25nsの製品だってあるぞ
http://www.hitachi.co.jp/New/cnews/2002/0215a/
IFの作り方によって恐ろしく変わるアクセスタイムぐらい覚えておけ、
たとえSRAMを従来のDimmで互換インターフェースにしてもDRAMに近い遅延がでるってことよ、
おまえいまのDRAMのパイプラインとバッファの構造すらしらないのか？

**Socket774** · 2017/06/25(日) 14:27:07.62

>http://pc.watch.impress.co.jp/docs/news/event/1006727.html
>TDKのキャッシュ用途MRAMの話だぞ
ここには「90nm」も「50F2」も書いてない、別記事と同じ記事とか言い出す
そしてアクセスタイムの話ならキャッシュ用であってお前が>988 で出した
そのＵＲＬ言うならキャッシュ用での回路のアクセスタイムであって
Dimm規格で実装したアクセスタイムではないのは明らかだ、どうやっても
理解できないほど落ちぶれた？

**Socket774** · 2017/06/25(日) 14:34:47.16

>>992
http://pc.watch.impress.co.jp/docs/news/event/1006727.html
> 今回(2016年)のVLSI技術シンポジウムで示した8Mbitチップの要素技術は、
> 一昨年(2014年)の発表と変わらない。垂直磁気記録、90nmプロセスルール、
> Fの2乗の50倍のメモリセル面積、1T1MTJ方式である。
ちゃんと90nm、50F2と書いてある

東芝・Hynixの4GbitMRAMはISSCC2017とIEDM2016で発表が行われている
IEDM2016の論文では書き込み電流のパルス幅は30nsと書かれている
（http://skymouse.hatenablog.com/entry/2016/12/12/164119
ではアクセスタイムが30nsと書かれているがこれは間違い）
お前が重視しているアクセスタイムは当然これより伸びる

そもそもキャッシュ用途とメモリ用途で素子の構造が全く違い、
その影響で速度やビット密度に差が生まれていることを理解してないみたいだな

**Socket774** · 2017/06/25(日) 14:35:32.92

Intelの次世代技術について語ろう 89
http://egg.2ch.net/test/read.cgi/jisaku/1498367186/

**Socket774** · 2017/06/25(日) 14:43:27.20

>>993
>ではアクセスタイムが30nsと書かれているがこれは間違い）
>お前が重視しているアクセスタイムは当然これより伸びる
おまえ自分が言った50ns訂正せずに30nsの争いかよ、
それも遅い試作品だけでｗ

>ちゃんと90nm、50F2と書いてある
訂正する、そのＵＲＬは読み間違いした。すまん。
だがそれって2年前(2014年)(2016年)だろ？
お前のいう最新がそれだという説明にはけっしてならん。
ソースの年代ころころ変えるな、50nsより早いものがある時点でお前の負けな。

>そもそもキャッシュ用途とメモリ用途で素子の構造が全く違い、
>その影響で速度やビット密度に差が生まれていることを理解してない
ブーメランだろ、DDRモジュールが0nsのアクセス素子だとしても
20nsぐらいはアクセスタイムかかるんだよ、理解してねーだろ。

**Socket774** · 2017/06/25(日) 14:47:55.26

>>993
まずお前が50nsが最新だと主張したことが間違いを
まったく認めずに続ける愚かさってどういうこと？
その点について謝罪しないからおかしくなるんだろ。

例外は認めない個々の違いはとか逃げるのは素子事態の性能が
DRAMより早いという事実すら理解できていないだろ。
DRAMが遅いのはバッテリーのように充電と放電の繰り返しという原理に
時間がかかっている、それは物理的に減らせないってこと。
NandFashみたいに蓋できないからリーク電流で放電しまくり容量を
大きくしなければいけないから細かい製造ルールが使えないことぐらい
学べ。

**Socket774** · 2017/06/25(日) 14:49:52.36

スレチ

**Socket774** · 2017/06/25(日) 14:52:02.55

MRAMの実用化の目処が当分立たないのはわかった

**,,・´∀｀・,,）っ-○○○** · 2017/06/25(日) 14:55:41.81

団子ですらここまで伸びないぞ

**,,・´∀｀・,,）っ-○○○** · 2017/06/25(日) 14:55:58.68

1000げと

**1001** · Over 1000

1台のマシンが組み上がりました。。。
新しい筐体を用意してくださいです。。。。

　　　　　　　　　自作PC板＠2ch http://anago.2ch.net/jisaku/

life time: 16日 15時間 11分 16秒