■前スレ
Intelの次世代技術について語ろう 87
http://egg.2ch.net/test/read.cgi/jisaku/1491886925/
Intelの次世代技術について語ろう 88 [無断転載禁止]©2ch.net
レス数が1000を超えています。これ以上書き込みはできません。
■前スレ
Intelの次世代技術について語ろう 87
http://egg.2ch.net/test/read.cgi/jisaku/1491886925/
MRAMだって密度が低い代わりにCMOSプロセスと親和性の高いものはレイテンシが小さいけど、専用プロセスで密度を追求したものはDRAMよりレイテンシが大きい
密度もDRAMには勝てないしな
レイテンシではなくアクセスタイムが重要なのな。
貴方の言う専用プロセスはインターフェースでどうにでもなる類。
DRAMの性能のそれはバッファとパイプラインの性能であってDRAMのアクセス
タイムの性能ではないのは明白すぎる事実だから。
HBM2のJEDEC規格ではバンプのピッチは55umｘ96um
千鳥配置で密度を高めていて220列x60行
1～24行がI/0用、25～60行は電力供給/テスト用
ダイエリアとしては接続パッドは6.1ミリx3ミリ程度になる
チップ間の接続距離は各々の接続パッド中央から3～6mm
EMIBだとHBM2の1接続あたり最低40mm2程度のシリコンブリッジが必要になる計算
HBM系の利点は、面積と消費電力と容量と圧倒的な帯域
最重要視されるのは帯域と容量だろう
いまのところDRAMを超えるほどコストパフォーマンスが高いものは存在しない
最新のMRAM研究成果でも50nsくらいはあるからね
Everspinのはもうちょっと小さかったかもしれないが、DRAMを圧倒するということはない
MRAMの開発は専用プロセスによる密度重視のものと、キャッシュ代替を意識した
CMOSプロセスと親和性が高い低密度高速向けのものとがある
両者とも目的が違って別物なのに、両方のいいとこ取りをして議論する人がいるから指摘しといた
コスト下がらないのかなあ
Micronのポートフォリオは独自感ある
HMCとGDDRxと……なんかよくわからんけどNew Memoryってのが予告されてるのか
Micron 2017 Roadmap Detailed: 64-layer 3D NAND, GDDR6 Getting Closer, & CEO Retiring
http://www.anandtech.com/show/11100/micron-2017-analyst-conference-roadmap-updates-forecasts-and-ceo-retiring
これで16GBなんだが
http://cdn.wccftech.com/wp-content/uploads/2017/01/AMD-Vega-GPU.jpg
>最新のMRAM研究成果でも50nsくらいはあるからね
それ昔の話だろ、何年前の？研究成果？脳内ソースか？
>TDK、8MbitのSTT-MRAMで全ビットの3ns高速書き込みを確認
>http://pc.watch.impress.co.jp/docs/news/event/1006727.html
>256Mbitセルアレイの書き込みビット不良率マップ。縦軸は反平行(AP)状態から平行(P)状態へ
>磁化反転させたときの書き込みパルス幅、横軸は平行(P)状態から反平行(AP)状態へ磁化反転させたときの
>書き込みパルス幅。いずれも10nsと短いパルス幅で、不良率ゼロを達成している。
>IEDM 2016の論文資料から引用した
>http://pc.watch.impress.co.jp/img/pcw/docs/1038/781/html/photo008.jpg.html
>東芝とSK Hynix、4Gbit STT-MRAMをIEDMで発表 アクセスタイム：30ns
>http://skymouse.hatenablog.com/entry/2016/12/12/164119
>在出荷されている製品で35nsだが、製造プロセスの微細化等により20ns程度まで高速化できる
>http://pc.watch.impress.co.jp/docs/2007/0807/hot499.htm
>実際 Motorola は 512 bitの低い集積度ではあるが、書き込み、読み出し共に10 ns 以下のアクセスタイムを実現している
>https://www.jpo.go.jp/shiryou/s_sonota/hyoujun_gijutsu/mram/gaiyou.pdf
>MTJのレベルでは1nsを切る、750ps(ピコ秒、0.75ns)の電流パルスで磁化反転を確認した。
http://pc.watch.impress.co.jp/docs/news/event/1006727.html
>キャッシュを従来のSRAM技術から、STT-MRAM技術に置き換える。置き換えによって待機時消費電力の削減、
>記憶容量当たりのシリコンダイ面積の減少(製造コストの減少)、ソフトエラー耐性の向上、などが期待できる。
俺が書いたポエムではなく現実の記事だからな
DRAMの代替をするなら密度も重要でしょうが
でも高速なMRAMの密度はDRAMに較べて一桁大きいのが現状
一方、DRAM代替を目指してる研究開発では、密度ではDRAMにはまだ及ばず速度もまだ優位性は無い
50nsってのは東芝・Hynixグループのレイテンシの値だよ
>>961でアクセスタイムが30nsと出てるが、それはアクセスタイムじゃなくて書き込み時の電流パルス幅の値な
?でも高速なMRAMの密度はDRAMに較べて一桁大きいのが現状
○でも高速なMRAMの密度はDRAMに較べて一桁小さいのが現状
おまえソース全然読んで無いだろ、ドーパミンですぎている。
それなら0.75nsのパルスの磁気逆転はどう考えるんだよアホ
お前、何も理解してないな
用途の違うものを比べるなと言ってるんだが
TDKの研究成果はキャッシュ用途狙いで確かに高速だが、セル面積は50F2で90nmプロセス
一方、最新のDRAMは6F2で20nm程度
ビット密度が全然違うのは一目瞭然
とてもじゃないがDRAMを代替できるような技術ではない
ほんまかいな
>最新のMRAM研究成果でも50nsくらいはあるからね
この発言をソースみてまで突き通すって人格障害じゃね？
最新のMRAM研究成果
でも
50nsくらい
これ最後まで通せよ、そんなごまかしいってもだめだめ。
おまえが言ったんだぞ。
>書き込み、読み出し共に10 ns 以下のアクセスタイムを実現している
>https://www.jpo.go.jp/shiryou/s_sonota/hyoujun_gijutsu/mram/gaiyou.pdf
ここには、ちゃんとパルス幅ではなく
「10 ns 以下のアクセスタイム」と表記されている、どうやってもこれを訂正する時点で頭おかしいわ。
アクセスタイムであってパルス幅ではない、そして最新の研究で５０ｎｓというソースすらない
データを最後まで突き通す愚かさ
L3はいろいろ選択肢があると思う
>TDKの研究成果はキャッシュ用途狙いで確かに高速だが、
>セル面積は50F2で90nmプロセス
それはもう古い情報だろ
>メモリセル面積：従来のMRAM：50F2 → 新型MRAM：9F2（DRAM：8F2）
>ソースhttp://skymouse.hatenablog.com/entry/2016/12/12/164119
構造が簡単だからまだまだ小さくなれる。
さらに同時に多値化と3D積層も開発（試作実証）されている。
DRAMで3D化と多値化のニュースは検索しても１つもないが比較できんな
>アクセスタイム3.3nsの高速MRAM
こっちはパルス幅ではなくアクセスタイムと説明している。
65nm世代
>本メモリ回路は、3.3nsメモリアクセスというキャッシュメモリ用に十分な高速性能を
>有し、さらに、従来の混載メモリ（SRAM）と比較して消費電力を10分の1以下にできます。
3D Xpointに関しては
ワード単位アクセスで1000倍だとインテルが広告しているのは知っているが
ストレージのレコード単位のアクセスで1000倍とか貴方の妄想じゃね？
まあ感情的にはそういう風にしか思えないだろうけど。インテルの宣伝が酷い。
嘘ではなくミスリードさせただけな
極一部で限定的に使われるだけで主流にはなれないという
1つ数十㌦～数百㌦クラスの製品に使える技術は違って当然
代替というのが全ての用途でDRAMがお役御免になることを指すなら
そりゃならないが、他のメモリが選ばれる用途は徐々に増えていくのでは。
SSDは全てのHDDをお役御免にしてはいないが
一定の用途では入れ替わった。容量でもコストでもHDDを抜いてないけど
低ビットコスト
高速
不揮発
長寿命
低消費電力
汎用のロジック用CMOSプロセスで作れる
すべてを満たしたメモリは現状存在しない
だから使い分けるしか無い
キャッシュとして使うにも何処も組み込んだCPUを試作すらしてない
デスクトップPCにとっては死刑宣告になりそうなお話やね
http://pc.watch.impress.co.jp/docs/column/nishikawa/1034594.html
http://www8.hp.com/jp/ja/hp-news/press-release.html?id=2379493
困難のが当たり前になるのかも
当たり前というか、それの行き着く先は、APU+HBMでチップセット要らずになるだろう
ディスプレイ出力とUSB Type-Cｘ３くらいになるんだろうなと
究極のコスト削減ｒｙ
とはいえワークステーション的なのはそれなりに電力必要だから、どうかなあ
http://pc.watch.impress.co.jp/img/pcw/docs/1043/478/html/photo001.jpg.html
Latency 50.5ns
ISSCC2017での発表だよ
IEDM2016では書き込みパルス幅が30nsと発表されてるわけだから、TDKのような
キャッシュ用途のMRAMと較べて明らかに遅いのは明白
ビット密度を高めるために、CMOSプロセスとは親和性のない専用プロセスで作られている
一方、TDKのようなキャッシュ用途狙いのものは高速だがビット密度が低い
高速でDRAMの代替を狙えるほどビット密度の高いMRAMは現在のところ存在しない
用途が違うもの同士の優れたところをだけを持ってきて論じるのは馬鹿だし止めろと言ってるんだ
もうこれ以上は言わんぞ
>用途が違うもの同士の優れたところをだけを持ってきて論じるのは馬鹿だし
マジでブーメランじゃないかｗ試作品のそれで製品のように思い込みしている貴方ｗ
その記事だけしかみていない情弱なのに思い込み酷いな。
そもそも試作段階のそれで優れた部分とか関係ないだろ、動作検証以外の
最適化などされているわけねぇだろ
おまえが出したソースが9F2なのになんで発言がファビョるの？
>セル面積は50F2で90nmプロセス
おまえの発言じゃないのか？
そもそも90nmプロセスといまのそれを比較している時点で無理があるだろ
DRAMと違ってコンデンサ容量を確保しなければいけなく製造ルール下げる
限界があるのとはまったく違うことすら理解できていないようだな。
90nmの時点で4Gbitも出せているのが凄いとか思えないほどアホ？
馬鹿じゃなくてアホだったｗ
90nmで50F2は>>961でお前が出した
http://pc.watch.impress.co.jp/docs/news/event/1006727.html
TDKのキャッシュ用途MRAMの話だぞ
東芝・Hynixの4Gbitは30nm程度と推測されている
頭を整理してからレスしてくれ
そのＵＲＬにはお前が言う内容が書いて無い、反省したら？
そしてLPDDR2の規格で出している時点は話ずれすぎ、Dimmモジュールの応答速度だして意味ねーよ。
DimmモジュールやらICなどでアクセスタイムは大きくかわる、
たとえばお前が早いと思い込んでいるSRAMだって25nsの製品だってあるぞ
http://www.hitachi.co.jp/New/cnews/2002/0215a/
IFの作り方によって恐ろしく変わるアクセスタイムぐらい覚えておけ、
たとえSRAMを従来のDimmで互換インターフェースにしてもDRAMに近い遅延がでるってことよ、
おまえいまのDRAMのパイプラインとバッファの構造すらしらないのか？
>TDKのキャッシュ用途MRAMの話だぞ
ここには「90nm」も「50F2」も書いてない、別記事と同じ記事とか言い出す
そしてアクセスタイムの話ならキャッシュ用であってお前が>988 で出した
そのＵＲＬ言うならキャッシュ用での回路のアクセスタイムであって
Dimm規格で実装したアクセスタイムではないのは明らかだ、どうやっても
理解できないほど落ちぶれた？
http://pc.watch.impress.co.jp/docs/news/event/1006727.html
> 今回(2016年)のVLSI技術シンポジウムで示した8Mbitチップの要素技術は、
> 一昨年(2014年)の発表と変わらない。垂直磁気記録、90nmプロセスルール、
> Fの2乗の50倍のメモリセル面積、1T1MTJ方式である。
ちゃんと90nm、50F2と書いてある
東芝・Hynixの4GbitMRAMはISSCC2017とIEDM2016で発表が行われている
IEDM2016の論文では書き込み電流のパルス幅は30nsと書かれている
（http://skymouse.hatenablog.com/entry/2016/12/12/164119
ではアクセスタイムが30nsと書かれているがこれは間違い）
お前が重視しているアクセスタイムは当然これより伸びる
そもそもキャッシュ用途とメモリ用途で素子の構造が全く違い、
その影響で速度やビット密度に差が生まれていることを理解してないみたいだな
http://egg.2ch.net/test/read.cgi/jisaku/1498367186/
>ではアクセスタイムが30nsと書かれているがこれは間違い）
>お前が重視しているアクセスタイムは当然これより伸びる
おまえ自分が言った50ns訂正せずに30nsの争いかよ、
それも遅い試作品だけでｗ
>ちゃんと90nm、50F2と書いてある
訂正する、そのＵＲＬは読み間違いした。すまん。
だがそれって2年前(2014年)(2016年)だろ？
お前のいう最新がそれだという説明にはけっしてならん。
ソースの年代ころころ変えるな、50nsより早いものがある時点でお前の負けな。
>そもそもキャッシュ用途とメモリ用途で素子の構造が全く違い、
>その影響で速度やビット密度に差が生まれていることを理解してない
ブーメランだろ、DDRモジュールが0nsのアクセス素子だとしても
20nsぐらいはアクセスタイムかかるんだよ、理解してねーだろ。
まずお前が50nsが最新だと主張したことが間違いを
まったく認めずに続ける愚かさってどういうこと？
その点について謝罪しないからおかしくなるんだろ。
例外は認めない個々の違いはとか逃げるのは素子事態の性能が
DRAMより早いという事実すら理解できていないだろ。
DRAMが遅いのはバッテリーのように充電と放電の繰り返しという原理に
時間がかかっている、それは物理的に減らせないってこと。
NandFashみたいに蓋できないからリーク電流で放電しまくり容量を
大きくしなければいけないから細かい製造ルールが使えないことぐらい
学べ。
新しい筐体を用意してくださいです。。。。
自作PC板＠2ch http://anago.2ch.net/jisaku/
life time: 16日 15時間 11分 16秒
運営にご協力お願いいたします。
───────────────────
《プレミアム会員の主な特典》
★ ２ちゃんねる専用ブラウザからの広告除去
★ ２ちゃんねるの過去ログを取得
★ 書き込み規制の緩和
───────────────────
会員登録には個人情報は一切必要ありません。
月300円から匿名でご購入いただけます。
▼ プレミアム会員登録はこちら ▼
https://premium.2ch.net/
▼ 浪人ログインはこちら ▼
https://login.2ch.net/login.php
レス数が1000を超えています。これ以上書き込みはできません。
ニュース
- 政府、コロナワクチン啓発に「YouTuber起用動画9本・3200万円支出」認める「接種の重要性など、正しい情報を知っていただくために」 ★2 [Hitzeschleier★]
- 「ドンドンショボくなる」大阪万博にまたまた“ガッカリ”報道、軟弱地盤のため「乗り物型」展示ゼロ [バイト歴50年★]
- 『平和堂』公式X、いなり寿司誤認逮捕事件「いなりずしを渡した知人もダメ」投稿2件に「いいね」 「誤った操作」と陳謝 [Hitzeschleier★]
- 他候補者に「おい売国奴」拡声器で罵声、「凸」と称して迷惑行為も…東京15区補選で何が起きているのか [バイト歴50年★]
- 【鉄道】女性「電車で隣に座ってくる男キモい」SNS“炎上”…男女で《賛否》真っ二つ、それぞれの言い分とは ★3 [ぐれ★]
- 【文春】「相合い傘で自宅マンションへ…」内田理央と人気YouTuberヒカルの寿司デート＆お泊まり愛“スクープ撮 [Ailuropoda melanoleuca★]
- 【悲報】日本のテレビアニメが北朝鮮製だった問題、思ったよりもヤバそう [455830913]
- スクリプとに負けないお🏡!
- 暴言、小さい悪事、小賢しい真似を「人間味があっていい」って評する人いるじゃん？
- 長谷川亮太 ちばけんま 唐澤貴洋 無能弁護士
- 地震 [773746614]
- 二次元以上の正常な哺乳類でなく、その行為は非倫理的に言えば生肉君もヴィーガンだけど