【研究】2025年の半導体は「2nm」世代へ、TSMCが研究開発開始の報道。微細化技術で他社を先行 [しじみ★]
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■「微細化でリードするTSMC」の構図はまだ続きそう
台湾の半導体製造メーカーTSMCが、2nmプロセスによるプロセッサ開発の研究開発に着手済みだと公式に発表したことが、海外報道にて伝えられています。
この「製造プロセス」とは、高性能半導体の進化に大きく関連する世代指標であり、昨今では世代交代の速度低下が危惧されてきました。TSMCが語った2nmとは、現行の最先端から3世代先となるものであり、数年先の半導体でも進化の速度を落とさないことを目指すというアピールでもあります。今回の情報は、台湾紙のDigiTimsがTSMCの年次報告書をもとに伝えたもの。それによると、同社は2019年からすでに2nmプロセスの研究開発に着手しており、さらに微細なプロセスの予備研究もすすめているとしています。
スマートフォンのプロセッサ（SoC）や、PC向けのCPUやGPU、各種メモリをはじめとする高性能半導体の進化と密接に関係するのが、半導体の製造プロセスです。
これは、いわば半導体の製造世代を示す数値で、長さが短ければ短い（＝微細化する）ほど世代が新しく、半導体としての性能が高い（同じ面積により多くのトランジスタを集積でき、結果的に電力対性能の効率が上がる）ことを意味します。
プロセッサの微細化で他社を先行するTSMCは、すでに現状で最先端とされる「7nm」プロセス製品を出荷しており、その中には米アップルのA12／A13シリーズプロセッサも含まれます。またプロセスの微細化は一般的に、プロセッサの性能向上だけでなく省電力化にも貢献します。
TSMCは7nmプロセスの次となる5nmプロセスに年内にも移行する予定で、このプロセスは米アップルの次世代プロセッサ「A14シリーズ（仮称）」への採用が予測されています。さらに同社は2022年〜2023年頃に3nmプロセス、そして2025年頃には2nmプロセスへと移行することが期待されています。
一方他社を見回すと、韓国サムスンは昨年に5nmプロセス製品のサンプル出荷を開始し、2020年にも同プロセスの採用製品の量産を開始する予定です。
一方、10nmプロセスの導入に苦しむ米インテルは、7nmプロセスや5nmプロセスへの移行計画を発表しているものの、先述の2社には遅れをとる可能性が高くなっています。
半導体技術は日進月歩で進化し、ファウンダリ（製造業者）間の競争も激しいものの、TSMCが微細化技術で他社をリードする状況はしばらくは変わらないようです。
https://japanese.engadget.com/jp-2020-04-30-2025-2nm-tsmc.html ちなみに、バッファサイズを最適かすることで消費電力あたりの性能をあげるとか謡ってた CAD vender のあるわけで、たとえ一部分でも微細化できること自体はなんの問題もない。
その為のデメリットがあるならべつだけどね。
必死に微細化叩いている連中の背景はなんだろうね。 2025年に2nmなら2125年には0.2nmぐらいは造れてそうだな 日本の電機メーカー全てが寄ってたかってもサムスン の巨大さにはかなわなかったのに
今じゃ台湾の tsmc がサムスンよりも
時価総額では 大きいもんね。
台湾にこんな巨大メーカーがあるとは思わんかった。
日本企業で tsmc にかなう大メーカーはない。台湾に知らない間に世界で4位の巨大メーカーな存在するとは。 >>237
>１ｎｍの時代になっても
そもそもならねーし
>>240
>ちなみに、バッファサイズを最適かすることで消費電力あたりの性能をあげるとか謡ってた CAD vender のあるわけで
謡ってたｗｗｗ 着手ってアピールするってことは成果は出てないんだろね
ちょっとでも株価上げようって戦略かな >>247
TSMCが4nmプロセスの存在を明らかに
https://eetimes.jp/ee/articles/2006/10/news074.html#utm_medium=email&;utm_source=ee-elemb&utm_campaign=20200611
TSMCは2020年6月9日（台湾時間）、これまで発表されたことがなかった4nmプロセスについて言及した。同社のロードマップに既に存在する、5nmと3nmの間のプロセスである。
だからからねえｗｗｗｗｗ
利用する側にしたら、3nmから5nmに一気にいけたほうがいいのに、4nmとかｗｗｗｗｗｗｗｗ
予定通りに開発が進んでないから苦し紛れってこった >>241
>>242
2029年に1.4nmが出るらしい >>244
TSMCはファンドリーだから半導体売り上げランキングには載らないんだよね
製造委託してるQualcommはベストテンに入ってる
ちなみにAppleは製造委託してるけど自社消費してるから半導体の売り上げにはならない >>254
直径2.5マイクロメートルの粒子を95%防ぐ性能 どんどんと数字が小さくなっているようだが、
決して数字がマイナスになることはないと予言をしておこう。 EUV露光装置の開発失敗で日本も完全脱落した感が強まったな ニコンなどは相当に早い段階からインテルと組んでEUV装置を開発作業をしていた
のに、いったん世の中の中心が液浸露光方式になって、そのときに遅れをとった。
そうして世の中の需要が何年もの間は液浸露光方式で済ませていて、世界的な
形成が逆転したんだろ。
ニコン、キャノンがステッパー装置の世界の大手だったのに、いつのまにか
ダメになってしまった。経営者に、なにか問題があったのじゃないか？ たしか、オランダのなんとかという会社がステッパーの最先端を行っているという
のだっけな。人間と共に技術が流出したからだという説も聞いた気がする。 ２ｎｍとか ５ｎｍの消費電力の倍じゃすまないぞ、
そこまで細かくすると絶縁体が絶縁機能を示せずに、リーク電力増大が指数的に
怒り始める。 >>256
原子１０個ぐらいで量子トンネル効果が発生しはじめる薄さだね。 ずいぶん前からトンネル効果による
リークは言われてきたからな。
むしろ一桁ナノまでよく続いたな、と思う。 >>93
日本のサラリーマンは感情的だからな
利益よりも好き嫌いの感情を優先したんだろう >>224
>多分、配線の太さを細くするほど、早く素子の寿命が来そうな気がするね。
トランジスタも配線も同じだよ、
原子1個だけでみれば、エレクトロマイグレーションやら放射線によって
1原子単位程度は普通に移動してしまう、全体に対するその移動率が小さいときは
ほとんど問題にならなくても10個のうち1個が動くとかいう状況になれば
話が違ってくる。
水や水素などの異分子が完全密封できない時点で、イオンやら水素脆弱性が
原子1個単位で稀に動く程度でも大きな問題になる、
ＮａｎｄＦｌａｓｈが寿命になるように回路が長期に働くことで確率的にどこかが壊れはじめる
そうすると細かい回路ほどエラー訂正回路が必要になって性能を下げることになる。
いま必要なのは解像度をあげるのではなく３ＤＮＡＮＤのように垂直方向に空間を利用すること
明白すぎる。ＴＳＭＣの数字トリックにだまされている。
>>265
このスレにＸ線の波長がどのぐらいかを知っている人は１％もいないだろ。
Ｘ線が何故問題なのかもわかっていない無学が多い。 >>195
だからインテルは遅れてる訳ではないとか言ってたかな。 14とか10nmの精度が出せないと >40を作れないってことだろ？
だから2nmの精度が出せれば 1/7で作れると 問題はこの半導体製造に必要なフッ化水素はどのレベルか？だろ
10nm
7nm
2~3nm
どのくらいの純度が必要なのよ？ てか逆にデッカイの作ってみたらどうなるの＠２ｍに見えた >>1
2nmまで行くとエラーが多くて
同じ計算を３コアで行い、結果を多数決回路で不良判定
とかしたりするのかな？ >>275
エラー訂正回路だらけになるだけで、基本はエラーなどでない。
従来も部分的にエラー訂正回路があるが、さらに強力なエラー訂正回路は
遅延と回路肥大が著しく大きいので価格性能が増えた分だけ性能が減れば
意味がなくなる。
>>270
40にはトランジスタとは書いてないようだが、とちくるったの？ >>278
一つのトランジスタを複数のフィンで構成する。
旧世代のプレーナー型よりスイッチ特性は良い。 >>280
オマエラの知識がその程度のもん、ってことよｗ >>282
質問の仕方が知識レベルを示していることに気づかない例 >>263
ミクロンオーダーでもトンネル電流は流れるぞ 今こそ、トンネル現象を用いた、トンネルダイオードやトンネルトランジスタ、
などによる超高速の量子現象を用いた回路の構成法を考える時期だ。 >>279
歩留まりの問題だから答えなんてない。
>>281
結局小さくなっていないという説明ですね。 >>286
サイズの微調整ができるから、
全体で小さくする事は可能。 >>287
サイズが小さくなると使われる粒子（原子）の数も減る、
粒子が粒子として機能するには集団的であり電気的、電磁力的な外部作用によって
正しく機能が継続する寿命が短くなっている。
半導体メーカーがぶち当たっている論文ぐらいよめよ。
例えるなら、小さくするのはＮａｎｄＦｌａｓｈをＳＬＣからＭＬＣにＭＬＣからＴＬＣへ、
ＴＬＣからＱＬＣへ最新はＱＬＣを１つの素子として2倍のＯＬＣというのがある。
それらが、より高密度で大容量が引き換えになる部分は記録回数やら記録保持性能だ、
性能があがるほど駄目になる部分が大きくなるってことだ。
すでにエラー率が無視できずエラー訂正回路がより肥大化して容量を増やしても
得られる部分がエラー回路だらけになり利益が難しくなっている。
サイズといってもすでに回路の加工は写真で作れる光学領域を超えた密度になっている
光学原理が写真からパターンを複製できる解像度すらしらない奴が２ｎｍかとかアホな
発想をしているだけ、すでにＸ線の波長の幅だぞ。 >>288
あんたが理解出来てない。
buffer size の微調整が出来るから、
結果として小さく出来ると言っている。
2nmの線幅でtransistorを作ると言ってるわけではない。
違いがわかるかな。 ■ このスレッドは過去ログ倉庫に格納されています
