>>938
VDDG は CCD 側の上限下限がわからんから IOD と揃えて 0.95 にしてるかなぁ。

タイミングは計算機で V2 fast なり何でも良いから使いたい MCLK を決めて
POST するタイミングを見つけたらそれをベースにサブタイミングをあれこれ詰めていくと面白いかも。
tFAW と tRFC あたり詰められたら計算機ベンチに影響出やすいとか色々分かってくるハズ。
ただ、tFAW = tRRDS x4 か x6 とか適正な関係を保った方が良い場合もあったりでややこしいけどね。

で、計算機ベンチの結果を求めるなら CPU が 3700X だから 110〜120 秒の間くらいに収まれば御の字じゃないかな。