AMDの次世代APU/CPU/SoCについて語ろう 292世代
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前スレ
AMDの次世代APU/CPU/SoCについて語ろう 291世代
https://egg.5ch.net/test/read.cgi/jisaku/1522831165/
VIPQ2_EXTDAT: checked:vvvvv:1000:512:----: EXT was configured 3DNow!懐かしい
SSEと違って流行らなく対応ソフトがなかったなー
Professionalで追いつくまで苦行だったね /|.l
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＞;;;;;;;;;;;l: : : : : : : : : : : ＼| ` 、＿＿ ／ QualcommがCentriq部門閉鎖したってよ
http://techfactory.itmedia.co.jp/tf/articles/1806/19/news004.html
実際は市場の反応がいまいちだったか
はたまたひょっとしてブロードコム防衛の条件だったか
とにかく鯖向けはx86の天下がかなり続くと思われる >>536
知ってた
何というか基礎コンセプトレベルで矛盾が酷かったし >>536
貿易摩擦で追加制裁にqcomの合併認めないことが入っているから
恐らくこのまま長引けばqcomはトランプにより空中分解すると思うね 海外はおもろいな
米AMD、40周年記念で当たったCore i7-8086KをRyzenThreadripper 1950Xに無償交換
https://pc.watch.impress.co.jp/docs/news/1128430.html 集めた8086Kはどうするんだろ？グレーマーケットに流すのかな？ >>544
来ても意味ないだろ
nvの新しいのは消費電力引き下げられてほぼ2倍近く性能上げているそうだから出すだけ無意味 12nmで性能２倍とか現実的な発言じゃねーな
実は7nmにスキップしますならわかるが nvはまともなリークもなかったろそれじゃあただの妄想だ 40nmから28nmにジャンプしたことで、TDP250Wを維持しながら、ライバルの40nm製品並みの性能を実現したHD 7970さん ゲフォ厨は今発狂中だからな
1180のまともな情報がないし、12nmがすごいプロセスと勘違いしてる
Vega20はInstinctやPro向けだからRXシリーズには来ないと思うけど、もしかしたらFEとして一般向けハイエンドモデルを出してくるかもしれない
そもそもが、Vega10は4096spに対してROP64が少なすぎてアンバランスだったから、それを改善してると思う
Vega20はゲーム向けとして見るなら、スペックはROP 128で1TB/sで、Vega64の倍以上の性能ありそう、TDPは150W位 XBOXやPSの次々世代だとIntelという選択肢も出てくるんかなぁ >>550
amd版のnaviは4096SP、64ROP固定のアーキテクチャだよだからMCMに拘っているよ
GPUだとそう簡単にMCMでは性能が出ない問題がある
ゲーマーはラジャが開発中の完全版のnaviを必要としている >>552
もともと逆ザヤでCPU,GPUを別々に調達してコストが上がることは嫌うだろうし、apuみたいな感じの方が都合良さそう
開発する上でも、GPUもCPUも同じ会社なら開発しやすいだろうし。
でも、xbox初代はintel+nvidiaなんだよな Intelはカスタムチップが作れないし、NVIDIAはゴミになっても古いGPUを使わせようと
してくるから採用する事は無いと思うがな
XBOXが360からATIに鞍替えしたのもそれが原因だし >>553
確か公式がNavi10(だけだったか？)はMCMでは無いと発言していたから。だけど今後は可能性は無いとは言ってないことも書いてあったな >>556
確かにそう言ってるけどROPは仕様変更不可能だからエントリからミドルまでしかカバーできないから
MCMで打開策を見出そうとしている
この問題をあっさり解決できるのはnaviを設計したラジャだけなんだよね インテルのGPUって何かセキュリティホールがありそうだな
そういえばnvidiaもARMセキュリティチップ入りGPUを予告してたっけ？
ARMセキュリティチップ入りGPUはAMDが先に作っちゃったけど
あとインテルのドライバはAMDのもの以上に出来損ないの予感
糞ドライバのせいで袋叩きにあうラジャの姿が… naviの次からryzenの構造使うって話はあったような 敵はインテル大軍団
今出撃の時来たる
ブル土下座爆熱で戦死
ブルブルブルブルブル >>558
>ARMセキュリティチップ入りGPUはAMDが先に作っちゃったけど
Secure Processorが入ってるのはCPUでGPUにはないぞ 7nmで本気だしてるAMDと、10nmで転けてるIntel、12nmに寄り道したnVidiaじゃAMDの勝ちだろ nVidiaは結局DX11世代GPUだし、ビッグダイとお化けスイッチで進化の袋小路に迷い込んでるからなあ
Navi10は256bitバスで400GB/s位だろうから64ropで調度いい グラフィックス・ソフトウェアのドライバーアップデート
http://ascii.jp/elem/000/001/573/1573796/
Radeon Proシリーズの新製品「Radeon Pro WX 9100」の正式なソフトウェアサポート
GPU内蔵の「AMD Secure Processor」と同ソフトウェア利用したセキュリティー強化を図ったとしている。
>>565
>Secure Processorが入ってるのはCPUでGPUにはないぞ
そうか知らなかったわ
教えてくれてありがとう Naviの段階でMCMはないとしてもCCIXでデュアルGPUならMCMではないのでありえるな。 マルチGPUはDX12じゃないと話にならないから、ゲフォが支配してるかぎり無理 FF15にはほとんど効果ないんだったっけか＞SLI
DXRをふんだんに使ったゲームが出て大きくパフォーマンス変わらないと
SLIの復権はないだろうなぁ GPUをMCMにしてもバス幅がボトルネックになってかなり変態的な事をやらなきゃ性能が出ない
AMDがGPU用の超広帯域バス用意出来るなら無くは無いけどコスト的に業務用でnvidia並にバカ売れしないと実装は相当厳しいはず ビデオカードはPCI Express x16接続が必須かどうかを検証してみた
ttps://pc.watch.impress.co.jp/docs/topic/feature/1082967.html
PCI Expressの世代が古くてもビデオカードのパフォーマンスは出る
ttps://akiba-pc.watch.impress.co.jp/docs/dosv/1003385.html
PCIe3.0x8も有れば足りるだろ？
CrossFireもSLIもX8で足りる 一個のデカいGPUを4分割くらい出来るように設計しとくってのはどうだ
半分に割ってミドル、1/4に割ってローみたいな
内部帯域がクリア出来るとすればこの方式が現実的に一番じゃ無いか
問題は切り出し精度だがな 切り出し精度も問題だけど外部接続バスどうするんよって感じが
ビックダイで使う場合内側が激しく無駄な気がするんだが >>575
無駄もへったくれもなく「ブチ切っても」動くように設計すんのよ
くっつけるんじゃなく
ただ内部バスが最大で4倍になるから無駄が出るとすればココ
まぁいくつかパターンは考えたけど検討の必要ありだな >>576
四等分にするってことは切断前は外部接続バスx4がデフォってことだぞ？ AMDはGPUで冒険して結果スベりまくって売上0になったとしても会社は潰れないしねｗ
NVはああ見えて失敗作一発でアウトになるかもってプレッシャーありそう >>577
そこに無駄は出ないよ
寧ろそれでもなお1/4ローや1/2ミッド側の帯域が大き過ぎるとは思う
これはそのビッグダイ一発に必要な帯域=HPC用途を許容し得る帯域が大き過ぎるから
ミッドやローなんてそっちには出さない(一般グラボ用や業務グラ向けになるので)
そのインターフェース部の半分をブチ切った時のマージン領域に入れておけばその問題も無くなるかな なぜ平面に並べて繋ぐ事を前提にしてるのだろうか
7nmで3Dstack使うってば
貫通ビアでIF繋げばいいっしょ >>576
ダイ4つに切り分ける形だと4つのダイ内側の辺2つが内部接続バスになるから
2x4で無駄になる内部バスは4じゃなくて8になると思うけど
BGAパッケージングも難しそう 教えて偉い人
RyzenってIntelと比べてレイテンシが劣ってるって言われてるけど、RyzenがマルチCCX構造を採用してリングバスにしなかった理由って何？特許的なこと？歩留まり向上のため？APU以外でダイの中にIFを作るメリットってなんだろうって疑問に思った だから3Dstackする時の事を考えてだってば
2014年の計画段階で先々プロセッサを3Dstackする予定になってる
https://i.imgur.com/C1vzrjX.jpg
そして積層で縦に繋げばレイテンシの問題は無くなる
そこがプロジェクトの帰結点なわけ
横に並べてIFで繋いでるのは3Dstackが使えるようになるまでの代替案
特許でいえばAMDは近年3Dstack関係で山ほど取得してるから興味があるなら調べてみ あれ特定のデータ量で転送できる時だけ高速化しているからベンチとエンコだけ
速く見えるだけで通常用途ではあんな速度出ないからな
しかも脆弱性が見つかってI/O全般全て遅くなっているからだいぶ劣化していて
もっと速度が落ちている
ベンチでI/Oの制御回数減らして必死に影響ないとか言っているがあれは嘘だ 最大のメリットは設計の簡素化によるコストや開発期間の削減
例えるならIntelがcoffeeを6コアから8コアにする単純な開発に思える事が1年かかかる
Zenの構造なら思い立ったその日に実現出来る >>580
高い
熱ヤバイ
面積食う
それ自体にイールドがある
これ全部要解決項目になるがよろしいか
>>581
外部と内部は共用しない
切り分けたら内部バスは切り捨てる
そもそもGPUの内部バスは外部にそのまま出せるヌルいレベルじゃネックになる、その上3系統以上要る
故に使えないので独立させる
一旦4クラスタ1枚に切り分けてクラスタ枚に選別し、改めてどう切るか決める
言っとくけどCPUのSummitRidgeやPinnacleRidgeと原理的には同一の効果がGPUに望める手法
という条件で考案したから追加要素に対するキャパは十分あるだろうな
>>583
デメリットが大き過ぎるから
AMDのGPU部門であるATIと現CEOは昔リングバス使ったGPUとCPUを作った
前者は設計が容易になる代わりに性能が極端に出しづらく、後者は巨大なスクラッチパッドを必要とした
よって多段バスとしてリソースを最小限にした結果 >>583
Ryzen単体だったら別にCCXの必要はなかったんじゃね？
EPYCが売れるかどうか確信が持てなかったから
最悪EPYC向けもRyzenに使い回せるようにしたような
結果B1ステッピングも無事使い回せたしスリッパも出せたしのおまけもあったけどw >>587
ダークシリコン多すぎになる気がするし
内部バスを切り捨てるとなるとダイ間を接続するために別のバスが必要じゃないのかな
そこんとこのバスはどうするの？ >>589
ダイサイズ抑えて歩留まりと一枚あたりのコストきちんと下げたろ >>590
意味わかってねぇな、、、
要はzenの逆をやろうって事だよ
外部に出して配線するととんでもないことになるから内部でやっちゃおうって言う
だからまず最小単位のダイありきではなく最初からデカいダイを作る
不良箇所があればそれをブチ切って小さいヤツを作る
どうせTSVで最上層にBGA組める事はわかってるし、PSPか何かのSoCで配線層同士をとんでもない密度でBGA直結出来る事はわかってるんだからんだから
無駄は寧ろzenのMCM式よりマシになる筈
後はメモリをどうするかだな
>>588
普段からブチ切ってるトコにヒューズで分離出来る配線通すだけがそんなに難しいかね
Siインターポーザ上にMCMするよかマシだと思うが オンダイ通信とオフダイ通信じゃ寄生容量が違うからトランジスタに求められる性能も違う
耐ノイズのために電圧振幅も変わるしね
わざわざ外部通信用PHYが設けられるのにはそれなりに理由がある ちなみにPSPのSoCはDRAMとはBGAを向かい合わせにして張り合わせてるけど、
TSVは使ってないのでSoCとパッケージの接続はワイヤボンディングを使ってる
高性能チップに使われるFCBGAは使えないからそこがネック >>587>>589
レスありがとう
自分でも調べてみたけどZen2では4Core×3CCXが有力だそうだ、ダイ内部のIFはそのために設計されているみたい
だからその後も4CoreのままでCCXの数が増えていくだけだろうって言われてる、そうすれば設計やテストの省力化が出来るから
このアイデアが独創的ではえ～って思った、ほんとにそうなるかはまだ分からないけど >>587
コストの問題は依然としてある
熱は7nmなら問題ない、まぁ出てくればわかる
イールドの問題はGFの問題だな
GLOBALFOUNDRIES : Advanced 2.5D and 3D Packaging
https://www.youtube.com/watch?v=po29B53bpic
GFは2014年から3Dstackの研究開発やってたようだが
いずれかの問題が解決できなかったようだ、でも今はどうかな >>592
難しいに決まってるじゃん
それが簡単にできるなら特定コアを（機能的に）オミットした2コアや4コアがあるわけない
結局はある程度大きいダイで大量に作ってから、次の段階で決めたほうが安上がりなんでしょ
>>596
最先端プロセスのコストがもう少し上がらないと
デメリットのほうが上回りそう >>595
何言ってんだ？
2パターンだぞ
6コアと8コアのな >>592,597
次の段階とやらで別途高速バス設ける方が設計ややこしくなりそうだけど 新Threadripper4チップ有効化来たから次は新EPYCに8チップ載せようぜ 分割したらメモリも分割されてアドレス管理がクソ面倒になるぞ
GPUでMCMやマルチGPUをやるには、仮想メモリ対応のローレベルAPIじゃないと無理
x86 CPUやメインメモリも含めたメモリ管理はDX12/Vulkan/OpenCL2.xが必要になる
現状、マルチCPU(x86) + マルチGPUを効率よく実行するには、Ryzen + Vega + DX12/Vulkan/OpenCL2.xの組み合わせしかない
DX11やGameWorksは、シングルCPU+シングルGPUに特化しているからマルチ対応はほぼ不可能 Ryzen Threadripper 2990X
32-core/64-thread 3.40GHz Boost4.20GHz L2=512KB×32/L3=64MB TDP250W
Ryzen Threadripper 2970X
24core/48-thread
Ryzen Threadripper 2950X
16-core/32-thread
https://wccftech.com/amd-ryzen-threadripper-2990x-32-core-64-thread-cpu-specs-performance-overclock-leak/ skylake-Xよ、安らかに…
( ﾟдﾟ)つ┃
ζ
( ﾟдﾟ)つ┃
ξ
( ﾟдﾟ)つ┃
∬
( ﾟдﾟ)つ┃
( ﾟдﾟ)っi~~
( ﾟдﾟ)つ━━‥~~
_, ,_ ξ ｼﾞｭｳｳｰ
( ﾟ дﾟ)つ━━‥)Д´） <インテルマンセー ！ 普通に2990Xはシネベン6200越えか
100万円超えるXeonプラチナがあっけなく >>601
HBCCが作られた理由なんだよなぁ
HBCCとHBMでDDRまで繋げられる罠
コア分割でメモリがーって、CPUのL1やL2が分割されて面倒になると言う主張に等しくかなり謎 ダイ分割を前提としてIO用の余計な領域を増やすなら、冗長領域を増やして歩留まりを向上させた方がシンプルで良い >>606
CPUのメモリやキャッシュのマルチ対応は、OSの標準対応みたいなもんだから出来て当然
GPUはOSで対応できないからかなり面倒、基本的にメモリコピー前提だから帯域やメモリ量をクソほど浪費する
Radeonのメモリ管理はAMD CPUと互換性があるから、DX12/Vulkan/OpenCL2.xを使えば、マルチCPUに近い高効率なメモリ管理が出来る
逆にIntelとゲフォのメモコンに互換性なんて欠片もないから、何やってもメモリコピー前提の非効率なことしか出来ない
そういう事情だから、AMDが圧倒的に有利になるDX12やマルチGPUやGPGPUが全く流行らない KTUも言ってたがHBCCに夢持ちすぎ
ダイ分割にもそんな簡単に対応できるならnaviでMCMでくるだろ
VEGAでやっててもおかしくない事になるのに、やってない現実は見えないのか HBCCはGPUのローカルメモリに収まらない膨大なデータを扱うためのものだからね
今は4kゲームでも8GB超えないからあまり意味がない
オープンワールドでメガテクスチャとかで16GBや32GBくらいメモリを使うゲームが出てくれば有効に働くだろうな
HPCやディープラーニングや仮想GPUとかだと、無制限にメモリを使うから非常に有効だけど、今はAMDに対応できるリソースがない
ただ、来年はZen2のROMAとVega20(SSG)のP47後継で本格的に参入しそうだから、それ次第かな VRAM 3GBあれば足りるマイニング用途でもHBCCで速くなったからVegaが爆発的に売れたんだけどね >>611
その代わりマイニングブーム終わって
ラデの在庫が100万単位で売れ残ってる疑惑があるからヤバイんだけどね そのあまったカードで資金稼いどけ
赤字を埋めるくらいにはならんか？ 今、在庫を吐き出してGPU全体を値下げさせるとGeForce1180とかの収益に大打撃な予感 >>612
映像出力のないゲフォの在庫もあると思うけどそっちはどうするんだろうね？ 囲碁ソフト（LeelaZero）でOpenCL使うから映像出力ないやつ安く売ってくれないかな >>617
売れ残ってるのなら、最低でも発売開始当時くらいまで値段下がるよなあ。
現状まだ高値だよね。 >>608
それ卵鶏だぞ
あと仮想メモリはとっくに実装されとる
HBCCなんぞ無くてもな
directxの要求機能見てこい
あとHBCCの本質はその説明じゃ4段評価で可くらいしか与えられん
何故HB“C“Cなのかってトコがミソ ほんとのところはロー～メインストリーム帯のVegaでHBMを2GB程度にケチっても
メモリ 8GBって書けるようにするためだと思う（HBCCというソリューションは >>619
DX11は簡易的な仮想メモリーもどき
DX12はCPUと同等の本格的な仮想メモリー
くらいの認識かな、GCNやDX12のメモリ管理の説明を見た感じは >>620
それは違うだろ
メモリ量はあくまで実際の容量でしかない
HBCCはメインメモリやストレージ含めて数百TBまで使えるというだけ >>620
俺も最初はHBM高いから半分HBM半分GDDRだと思ってた >>621
大まかにはそれでいいと思う
つかそもそも汎用演算系に使える時点である程度この辺実装されてなきゃお話にならないわけで
よって分割によるアドレス障壁は過去のものといえる
寧ろ問題はタコベルで0層とか1-2層、コストと実装の兼ね合い
あとHBCC自体の主効能は容量を有効に使える事であって、容量が増える事そのものではない
小さいようで大きな差 >>626
お前は何をいってるんだ
キャッシュ全体の容量なら最大512TBとかだったけど、それをグラフィックメモリとして表記するわけないだろ リンク先見てもらえば分かると思うけど
「広帯域キャッシュ容量」とビデオメモリと別枠で書いてるようなのを
ロー/ミドルはで最大限利用するつもりだったんじゃねってこと 今でこそ105だけど
zen2だと8コアはTDP65Wとかいくのかね ■ このスレッドは過去ログ倉庫に格納されています
