【半導体】ソシオネクスト、世界最小のクロック回路を共同開発

**へっぽこ立て子＠エリオット ★** · 2020/02/12(水) 13:55:22.38

半導体設計開発のソシオネクスト（横浜市）は世界最小のクロック回路を東京工業大学と共同開発したと発表した。電子機器を制御する半導体「SoC」の小型化につなげる。回路線幅5ナノ（ナノは10億分の1）メートルの先端プロセスを用いて開発した。

クロック回路はプロセッサーやメモリーといった半導体の各機能の間で同期を取るために使う。通常はアナログ回路で構成されるため、専門技術者の調整が必要だった。ソシオネクストなどはデジタル回路で構成することで、調整の手間を省きながら、回路面積は0.0036平方ミリメートルに抑えた。デジタル回路で一般的な自動設計も適用できる。

ソシオネクストと東工大は今後も、関連分野の基礎技術開発で協力していくという。

（専門知識をお持ちの方向けに東工大プレスリリースを置いときます）
世界最小のクロック回路を5 nm CMOSで開発 | 東工大ニュース | 東京工業大学
https://www.titech.ac.jp/news/2020/046252.html
https://www.titech.ac.jp/news/img/news_24719_2_wfk6qrdm.jpg
https://www.titech.ac.jp/news/img/news_24719_3_wfk6qrdm.jpg

2020/2/12 13:19
日本経済新聞
https://www.nikkei.com/article/DGXMZO55510200S0A210C2X20000/

**名刺は切らしておりまして** · 2020/02/12(水) 14:00:51.23

有象無象ども弦間栄治様へ崇拝が足らない

**名刺は切らしておりまして** · 2020/02/12(水) 14:02:02.24

REFがいるんじゃん。
これを省きたいのに。

**名刺は切らしておりまして** · 2020/02/12(水) 14:06:27.78

ウイルスより小さいのか。驚きだ。発熱を伴わないなら是非利用したい。

**名刺は切らしておりまして** · 2020/02/12(水) 14:12:31.85

なんとなくクリスタル

**名刺は切らしておりまして** · 2020/02/12(水) 14:14:35.80

富士通パナのリストラオヤジ軍団がんばってるなw

**名刺は切らしておりまして** · 2020/02/12(水) 14:23:01.65

>>3
だな～

**名刺は切らしておりまして** · 2020/02/12(水) 14:25:37.93

>>3
高速でクロックを生成してREFを省略して分周だけで済ませなさいという趣旨でないかね。
でないと開発した内容にあまり価値がないような。

**名刺は切らしておりまして** · 2020/02/12(水) 14:35:45.49

上場してないの？

**名刺は切らしておりまして** · 2020/02/12(水) 15:27:57.75

>>9
上場すると上場条件とその管理が煩雑で人手と時間も要るので
素早く動くために金が続く見込みある間は上場見送り。

**名刺は切らしておりまして** · 2020/02/12(水) 15:32:02.24

迷ったらアサクラ

**名刺は切らしておりまして** · 2020/02/12(水) 15:34:29.47

誤爆

**名刺は切らしておりまして** · 2020/02/12(水) 16:08:18.33

半導体に一番力を入れてる学部があるのは何大？

**名刺は切らしておりまして** · 2020/02/12(水) 20:13:17.20

山形のとかかな

**名刺は切らしておりまして** · 2020/02/12(水) 20:44:48.50

>>3
イグザクトリー

**名刺は切らしておりまして** · 2020/02/12(水) 21:46:23.36

まだ精算されてなかったのか

**名刺は切らしておりまして** · 2020/02/12(水) 21:57:17.88

　
そんなに小さくて
安定性には問題ないのか?

**名刺は切らしておりまして** · 2020/02/13(木) 07:04:54.54

これニュースバリューあるん？

**名刺は切らしておりまして** · 2020/02/13(木) 07:51:35.69

今時同期すべきクロックは、ホストから貰うからあんま使いどころないわ
だいたい同期が必要な回路は殆どSoCやマイコンの中に入っちまったから、外部PLL自体最近はあんま使わん

>>8
何言ってんだ?

**名刺は切らしておりまして** · 2020/02/13(木) 22:26:13.01

NE555

**名刺は切らしておりまして** · 2020/02/13(木) 23:22:27.04

ユニフィエはどうなった

**名刺は切らしておりまして** · 2020/02/14(金) 11:15:01.45

>>3
>REFがいるんじゃん。
>これを省きたいのに。

基準信号が存在しないのなら、それはPLLではないのでは
あくまでこれはPLLの発展なのだし

**名刺は切らしておりまして** · 2020/02/14(金) 11:31:02.53

水晶振動子の代わりになるのかな

**名刺は切らしておりまして** · 2020/02/14(金) 12:42:30.72

チェケラｗ

**名刺は切らしておりまして** · 2020/02/14(金) 21:07:15.76

これ使ってテレビ用プロセッサ作って欲しいな。

**名刺は切らしておりまして** · 2020/02/16(日) 03:28:15.72

PLLも知らんアホがなんでこのニュースに興味がわくんだろ
全く関係ない層の人間なのに

**名刺は切らしておりまして** · 2020/02/20(木) 01:17:43.33

掃き溜めネクスト

**名刺は切らしておりまして** · 2020/02/20(木) 08:24:14.59

クロック回路というより、Fractional PLLを作ったのね。
正直、そんなに面積を占める回路じゃないし、面積より、
精度やジッターの方が重要かな。

この発表した内容を、そのまま仕様書に書いて保証できるなら、素晴らしい。
どうせ、実験室レベルの評価で、外乱を無視した理想的な環境での評価結果だろうけどね

**名刺は切らしておりまして** · 2020/02/22(土) 09:53:42.45

線引きが何処かだよね
ソシオネクストのPLLの部門だとしっかりプロセスぶりした場合も考慮してそうだけど
東工大側の検討がTYP一発設計の可能性もある

その場合だとソシオネクスト側に負担がかかるよなぁ

**名刺は切らしておりまして** · 2020/02/23(日) 16:57:43.85

どう考えても東工大の方がレベル高いだろ

**名刺は切らしておりまして** · 2020/02/23(日) 17:24:51.55

アホだなぁ

マシン制約とか工数の総合計は人数の多い
ソシオの勝ち

一度トポロジーが決まれ回路定数決めるみたいな
ドカタ作業はソシオスタッフの方が早くできると思うよ

**名刺は切らしておりまして** · 2020/02/23(日) 17:27:18.41

精度どうなんだ
水晶振動子より正確なのか？

**名刺は切らしておりまして** · 2020/02/23(日) 17:28:35.35

>>28
面積は一応出した情報だろうな
オンチップだから外乱の影響はほとんどない
電源の揺れは設計者の腕で決まるから現実的みたいな状況は設定できない

>>29
アナログ部分がないって言ってるから
PnRツールで実装できるんだろ

>>30
大学って回路設計者いないからIP設計ってそこまでレベル高くないし
>>29が言うのは量産設計の知識だけどそこはもっと大学に知見がないことが多い

**名刺は切らしておりまして** · 2020/02/23(日) 17:43:46.12

クロックをデジタル化して他の石(集積回路)の中に組み込むの？
クロックは基準方形波を発信して他回路を同期させる訳だから意味あるの？
書いてある通りスペースと補正の効率化だけ？
海外大手IT企業は実装してくれるの？

**名刺は切らしておりまして** · 2020/02/23(日) 19:02:22.09

東工大って昔からアナログ回路をディジアナ回路に置き換える
研究やってるよね

地味だけどMOS時代のwとlを振る設計から
m値の調整だけで決められるディジアナってのは
今後の設計では重要なポイントかもね

**名刺は切らしておりまして** · 2020/02/23(日) 19:06:12.85

>>35
地味っていうか
FinFETってLもWも固定だったりするから
そうならざるを得ないんだよな

**名刺は切らしておりまして** · 2020/02/25(火) 18:16:21.06

>>33
結局、発表したスペックは実験室レベルのデータで、仕様書にはそのまま書けないってことだよね？