AMDの次世代APU/CPU/SoCについて翻訳しよう8スレ目 [無断転載禁止]©2ch.net

**Socket774** · 2017/06/24(土) 03:44:44.54

翻訳(´∀｀∩)↑age↑

AMDの次世代APU/CPU/SoCについて翻訳しよう7スレ目
http://egg.2ch.net/test/read.cgi/jisaku/1493131421/

**Socket774** · 2017/07/24(月) 14:33:41.53

News & Analysis
AMD’s CTO on 7nm, Chip Stacks
Papermaster calls for EUV ASAP
Rick Merritt

カリフォルニア州サンノゼ発 - AMDは7nmプロセス技術の早期発見を目指すチップ・デザイナーの一人であると同社の最高技術責任者（CTO）は述べている。
同氏は、ウェハレベルのファンアウトパッケージングと、EDAソフトウェアでの並列処理の活用を加速するよう求めました。

7nmを実現するためには、「ファウンドリや設計チームで文字通り2倍の努力を払わなければなりませんでした...これは、数世代にわたって見た中で最も厳しいリフトです」と、
おそらく銅配線の導入に戻るとマーク・ペーパーマスターはEE Timesとの幅広いインタビュー。

7nmノードでは、新しい「CADツール」と、デバイスを設計する方法（そしてトランジスタの接続方法）が必要となります。
実装とツールは、ITサポートを変えるだけでなく、変化させる必要があります。

AMDのZen 2およびZen 3 x86プロセッサはいずれも7nmで製造されます。
「これは28nmのような長いノードです...長いノードを使用すると、次のプロセスの標準ブロックを再設計するのではなく、
設計チームがマイクロアーキテクチャとシステムソリューションに集中できるようになります」
とPapermaster氏は述べています。

今日出荷されているCPUとGPUは、ダブルパターニングリソグラフィーとFinFETトランジスタを使用した14 / 16nmノードでの最初の設計に含まれています。

そのためには、ファウンダリとEDA業界とのパートナーシップは深化する必要がありました。
7nmでは、より深い協力が必要です[特定のクリティカル・レベルで四分の一パターニングが行われるため、設計チーム間でほぼ完全なコミュニケーションが必要となります。

Papermasterは、クワッドパターニングの必要性を減らすため、2019年からファウンドリが極紫外（EUV）リソグラフィを使い始めると予測しています。
EUVは「マスクの総量を大幅に削減し、コストを削減し、新しい設計のサイクルタイムを短縮する可能性がある」と同氏は語った。

｢ファウンドリーズは異なるレートで[EUV]を導入する予定だが、できるだけ早く進めるように全員に促す」と述べた。

**Socket774** · 2017/07/24(月) 14:42:31.83

今日まで、AMDは、以前のfabグループであるGlobalfoundriesを使用して、x86 CPUとTSMCをグラフィックス・プロセッサーにしました。
「彼らは7nmで積極的に活動しており、業界にとっても有益です。
このギャップは、インテルがどこにいるかとは対照的に、人々が予測して今見ていた業界での驚異的な契機だ」
とPapermaster氏は述べた。

AMDとライバルのNVIDIAの最新のハイエンドグラフィックスプロセッサは、これまでにも幅広い顧客層に2.5-Dチップスタックを提供しています。
この技術は、高速のシリコンインターポーザ上にプロセッサとメモリスタックを並べて接続しますが、まだ高価です。

一方、アップルなどは、モバイルアプリケーションプロセッサとウエハレベルのファンアウトパッケージのメモリを組み合わせています。
いわゆる2.1-D技術は、より強力なデスクトップとサーバーのプロセッサにはまだ適していませんが、2～3年後にはバージョンが準備できます、とPapermasterは推測しています。

｢ここでの武器の呼びかけは、業界全体の積極的な開発において、ウェハレベルのファンアウトや類似の技術のコストを削減することです。
優れたデモはありますが、普及していない、ボリュームがまだ十分に高くなく、私たちが必要とするコスト・ポイントを達成していない」

Amkor、Shinko Electric、その他のパッケージングスペシャリストとファウンドリは、2.1-Dテクノロジのバージョンを持っています。
インテルは、EMIBと呼ばれる独自のアプローチを使用して、サーバープロセッサーとFPGAをリンクしています。
一方、ASICメーカーは2.5Dスタックを使用して量産を可能にし、その技術のコストを削減するとしているという。

この技術は、各ノードで新しい密度の利点が得られ、新しいノードが成熟するたびにコスト優位性が得られるムーアの法則+の時代」の重要な要素ですが、マスクコストは上昇し、
チップの周波数は上がらないため、開発のペースを維持するためには、ソリューションをまとめることが重要です。

**Socket774** · 2017/07/24(月) 14:42:49.25

ソフトウェアでは、EDAコミュニティの私の行動要請は、より多くのCPUコアと並列処理を活用するための努力を倍増することです...
7nmエスカレートに必要な処理として...
アルゴリズムの最適化は、彼らが手掛けている技術を活用する必要がありますAMDの新しいEpycプロセッサーは 32個のデュアルスレッドコアを搭載していると指摘しています。

マスクデータの後処理は非常に並行しており、私はそこで良い改善を見始めています。
Papermaster氏によると、私たちは多くのリソースを費やしている物理的な設計と検証にまで拡大していきたいと考えています。
一方、AMDは、検証を加速し、ソフトウェアとハ????ードウェアの共同検証と結びつける手段として、エミュレーションを採用しています。

これは、ライバルのIntelやNVIDIAと競争するために、AMDがその重さを打ち破ってきた多くの方法の1つです。

「われわれは、何百ものデザイナーに問題を投げかけているだけでなく、クライアントCPU、GPU、セミカスタムチップ間で回路を再利用するためのモジュラリティを設計しました...
最初のシリコンからテープアウトまでの時間を改善しましたFinFETと複雑さの検証の複雑さが増したので、彼は言いました。

AMDのチームは常に深い才能のある人として知られています。
私たちは、素晴らしい製品を作るために一緒に集めなければならなかった点を打ち出しました。
戦いの余地はありませんでした。
http://www.eetimes.com/document.asp?doc_id=1332049