【解説/半導体】「第2のムーアの法則」提唱…半導体再興へ、チップレット配線を微細化 [すらいむ★]

**すらいむ ★** · 2024/09/08(日) 18:04:13.60

「第2のムーアの法則」提唱…半導体再興へ、チップレット配線を微細化

　大阪公立大学の笹子勝客員教授は、パナソニックでエキシマレーザーを使った半導体微細加工向けリソグラフィー技術を開発。
　28ナノメートル（ナノは10億分の1）世代までの相補型金属酸化膜半導体（CMOS）の量産も手がけた。
　前工程を中心としたこれらの経験を踏まえ、現在は3次元（3D）実装に向けた横方向のチップレット配線技術を研究する。

　同大の半導体超加工・集積化技術研究所では、チップ間配線の微細化に向け、量子ビームやナノインプリントなどの技術を融合。
　「この再配線層（RDL）を微細化する『第2のムーアの法則』により、今後すべてのデバイスがチップレットになる」と見通す。

（以下略、続きはソースでご確認ください）

ニュースイッチ　9/8(日) 15:10
https://news.yahoo.co.jp/articles/56a178720db3bc36ae692680caf998dcd0ef9bae

**名無しのひみつ** · 2024/09/08(日) 18:16:05.53

回路を微細化し過ぎると電圧盛れなさそう
必要ないくらい性能上がるの？

**名無しのひみつ** · 2024/09/08(日) 18:38:26.53

ムーアの法則ってまだ続いてたっけ？

**名無しのひみつ** · 2024/09/08(日) 18:54:57.28

30年前の記事かとオモタ

**名無しのひみつ** · 2024/09/08(日) 19:57:27.31

もうそういう時代じゃないでしょ。法則なんて崩れてんだよ。暇で他にすることないのか。

**名無しのひみつ** · 2024/09/08(日) 20:18:50.33

大島六宇亜

**名無しのひみつ** · 2024/09/08(日) 20:56:23.07

微細化による性能向上は原子のサイズと光速という絶対に超えられない物理法則の壁にぶち当たっているので限界を迎えつつある。
これからはチップレット(チップ細分化と結合)によって歩留まり改善と3D積層による性能向上を目指すってことだな。

**名無しのひみつ** · 2024/09/08(日) 21:34:19.73

リンク先によると微細化のゴールは0.2nm(2Å)になってる
マジかよ！!

**名無しのひみつ** · 2024/09/08(日) 22:27:12.22

ムーンレイカー

**名無しのひみつ** · 2024/09/08(日) 22:44:50.54

命名：アームの法則（笑）

**名無しのひみつ** · 2024/09/08(日) 23:35:15.80

マイケルムーアじゃねーよ

**名無しのひみつ** · 2024/09/09(月) 01:44:02.70

プランク長まで短くしろ

**名無しのひみつ** · 2024/09/09(月) 09:58:48.13

むわぁ…

**名無しのひみつ** · 2024/09/09(月) 13:06:23.29

法則というより業界統一的な中長期目標かな

**名無しのひみつ** · 2024/09/09(月) 13:24:29.82

　
半導体業界の予定調和のための法則作り（笑）

**名無しのひみつ** · 2024/09/09(月) 13:25:58.88

>>1
結局世界の技術進化は日本が低迷して以降停滞し続けてる
欧米は日本を叩いた結果中華に上澄みだけ取られてる
ムーアが上手く行ってたのは日本のバブルまで
EUVも実用化出来たのはASMLだがNTTが考えた技術
よく持った方だよ

**名無しのひみつ** · 2024/09/09(月) 16:28:10.76

あとは低電圧動作型だな電圧半分で電力4分の1だからな

**名無しのひみつ** · 2024/09/21(土) 08:58:17.44

論理ゲートを原子1個分より小さくすることはまず無理。
それ以上のことを望むのなら、量子ゲートに期待しないとだめ。

**名無しのひみつ** · 2024/09/21(土) 13:08:24.57

頑張れば実質的には小さく出来そうだけど電流で操作は不可能だなぁ

**名無しのひみつ** · 2024/09/21(土) 13:34:01.93

今の先端の集積回路ってもう立体回路実装って実現してるの？

**名無しのひみつ** · 2024/09/21(土) 18:58:04.19

>>20
SSDに使われる半導体は200層超えてるよ
cpuでもすでに数層は重なってる
記事で言う３次元実装は別々に作ったチップを重ねて配線する技術のことだね

**名無しのひみつ** · 2024/09/21(土) 22:17:49.12

>>20-21
Logic半導体で使われるトランジスタはウェハ上のエピ膜にしか作れない
://www.tel.co.jp/museum/magazine/report/202407_02/?section=3
CFETでNMOSとPMOSを積層する予定だけどmonolithic積層が使われるかはまだ未定