>>338
大原氏のNalpes記事に記述がある
http://ascii.jp/elem/000/001/457/1457534/
http://ascii.jp/elem/000/001/457/1457538/Photo03_1600x703.jpg
>おもしろいのは右上と左下で、これがHigh Speed I/Oのメインとなる部分だが、
>それぞれ32レーン分搭載されているようだ。
>ただしSerDesだけでなくコントローラも一緒に入っており、8chのものが3つ、
>4chのものが2つという構成になっている模様だ。

この記述だけでも約半数のIOがOFFにされてることはわかるのだけど、
Ryzenのこの資料のFigure16を見ると、実はIOはもっと多いことがわかる。
http://support.amd.com/TechDocs/54945_PPR_Family_17h_Models_00h-0Fh.pdf
Figure16の右下に、GMI PCS,GMI PHYx2が4本出ている
ダイ写真では恐らく、大原図で記されてる中央下部のSerDesx4の左右にあるパターンがそれぞれGMI PHYx2だろう
とすると、同じパターンがダイ上端に2個ある。これで計4箇所。
これも全てRyzen7では使われてない